Приложение на диференциални осцилатори във високо-скоростни FPGA

Приложение на диференциални осцилатори във високо-скоростни FPGA

Диференциалните осцилатори имат много важни приложения във високо-скоростни FPGA проекти, особено в системи с високи изисквания за точност на часовника, анти{1}}способност за смущения и цялост на сигнала, като например:

Високо{0}}скоростни серийни интерфейси (PCIe, SFP+/QSFP, 10G Ethernet, DDR4/DDR5)

Много{0}}канални системи за събиране на данни

Високо{0}}комуникационни системи (SerDes)

Системи за прецизна синхронизация (отпечатване на време, управление на ADC/DAC)

Какво е диференциален осцилатор?

Диференциалният осцилатор е активен кристален осцилатор, който извежда диференциални сигнали (като LVDS, LVPECL, HCSL), произвеждайки два тактови сигнала (CLK+ и CLK−), които са инвертирани един спрямо друг. Той се различава от традиционните осцилатори с единичен-край (напр. CMOS-изходни осцилатори).

Предимства на диференциалните сигнали:

Приложение на диференциални осцилатори във високо-скоростни FPGA

Служи като референтен часовник за високо-скоростни интерфейси

Високо{0}}скоростните интерфейси като PCIe, 10G/25G Ethernet и SATA трябва да използват диференциални референтни часовници;

100 MHz или 156,25 MHz диференциални осцилатори (напр. HCSL/LVDS изход) обикновено се използват;

Високо{0}}скоростните трансивър модули (трансивъри) като GTX/GTH/GTP в FPGA изискват тези диференциални референтни часовници.

✅ Типична връзка:

Диференциален осцилатор → FPGA GTREFCLK0/1 (високо-пинове за референтен часовник на трансивър)

Основен часовник Източник на часовниково дърво

В много{0}}канални високо{1}}скоростни системи диференциален осцилатор задвижва чип за разпределение на часовник (напр. SI5341/AD9528), който след това извежда множество синхронизирани часовници;

Подходящ за настройка на часовника в мулти-ADC, DAC и FPGA комуникация.

✅ Структурна схема:

Диференциален осцилатор → Чип за управление на часовника (напр. PLL / Fanout буфер)

↓

Множество синхронизирани часовници → FPGA/ADC/DAC

Управление на FPGA вътрешен PLL/MMCM

Диференциалните осцилатори могат да осигурят високо{0}}качествени тактови входове (напр. влизане в FPGA през интерфейса IBUFDS), а вътрешният PLL/MMCM след това извежда часовници за всеки системен модул; това подобрява качеството на часовника и намалява общото трептене на системния часовник.

Общи типове диференциален изход и FPGA съвместимост

✔ Препоръчително е да използвате съответстващ тип диференциален изход, както се препоръчва от производителя на FPGA.

Препоръки за избор на диференциален осцилатор

Дайте приоритет на препоръчителните-честоти на протокола:

PCIe: 100 MHz;

SFP+/10G Ethernet: 156.25 MHz;

25G/40G Ethernet: 312,5 MHz;

JESD204B/C: 250 MHz, 312,5 MHz, 625 MHz и др.

Обърнете се към препоръчителния часовников диапазон в официалната документация на FPGA;

Ниското трептене е критично:

RMS трептене < 0,5 ps (изисква се за високо-скоростни интерфейси);

Особено важно за PCIe, JESD204C и 10G/25G Ethernet.

✅ Общи честоти на диференциални осцилатори във високо-скоростни FPGA

✔ За конкретни модели се препоръчва да се свържете с отдела за продажби или технически инженери на Hangjing за препоръка за подходящ диференциален изходен тип.

Резюме

Диференциалните осцилатори са почти стандартен компонент в съвременните високо-скоростни FPGA системи и са ключови устройства, осигуряващи високо-скоростна комуникация и синхронизация на системата.

Ако имате специфичен FPGA модел (като Xilinx Zynq Ultrascale+, Intel Stratix 10), модел на диференциален осцилатор или изискване за комуникационен интерфейс (като PCIe Gen3/SFP+), Suzhou Hangjing може да ви помогне да препоръчате най-подходящата схема за конфигурация на часовника и схематичен дизайн на връзката.